RTL designer

з/п не указана

Вакансия в архиве

Работодатель, вероятно, уже нашел нужного кандидата и больше не принимает отклики на эту вакансию

Показать описание вакансии

Требуемый опыт работы: 3–6 лет

Полная занятость, гибкий график

Обязанности:

Разработка и верификация сложных функциональных модулей для ASIC на Verilog

Требования:

  • Опыт разработки и верификации RTL для ASIC от 3 лет
  • Отличное знание Verilog/SystemVerilog
  • Опыт использования RTL симулятора от 3 лет (any vendor)
  • Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI)
  • Уверенный пользователь Linux
  • Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы

Дополнительным преимуществом будут:

  • Знакомство с make и скриптовыми языками (perl/python/tcl/shell)
  • Опыт программирования на C/asm

Рассмотрим перспективных кандидатов, опыт которых не полностью соответствует требованиям

Условия:

  • Высокая оплата труда (по результатам собеседования)
  • Оформление по ТК РФ
  • Интересная и перспективная работа, возможность быстрого профессионального и карьерного роста
  • Гибкий рабочий график
  • ДМС, оплачиваемый отпуск и больничный
  • Возможность публикаций и поездок на конференции

 Доступно соискателям с инвалидностью 

Ключевые навыки

verilogRTLasic

Вакансия опубликована 17 декабря 2018 в Санкт-Петербурге

Написать сопроводительное письмоПисьмо отправлено

Сопроводительное письмо к отклику

Похожие вакансии