Инженер-стажер (RTL development intern)

з/п не указана

Вакансия в архиве

Работодатель, вероятно, уже нашел нужного кандидата и больше не принимает отклики на эту вакансию

Показать описание вакансии

Требуемый опыт работы: не требуется

Частичная занятость, гибкий график

Позиция для студентов старших курсов, выпускников и аспирантов, имеющих базовый опыт разработки RTL на Verilog.

Важно: для рассмотрения Вашей кандидатуры на данную позицию необходимо выполнить тестовое задание (можно найти на сайте нашей компании с секции Careers). При выполнении можно консультироваться по электронной почте. Кандидаты без выполненного задания не рассматриваются.

Обязанности:

  • Участие в разработке и верификации сложных IP модулей под руководством ментора/старшего инженера

Минимальные требования:

  • Практический опыт разработки RTL (ASIC/FPGA)
  • Уверенный пользователь RTL симулятора (any vendor)
  • Хорошее знание Verilog/SystemVerilog
  • Опыт программирования на С/ASM
  • Знакомство с архитектурой и набором команд хотя бы одного современного процессора
  • Уверенное знание Linux на уровне пользователя
  • Знание английского языка на уровне чтения технической документации

Дополнительным преимуществом будет:

  • Владение скриптовыми языками (perl/tcl/shell), make
  • Опыт работы с системами контроля версий

Условия:

  • Оформление по ТК РФ
  • Гибкий рабочий график, возможна частичная занятость
  • Интересная и перспективная работа
  • Оплачиваемый отпуск и больничный
  • Быстрый профессиональный рост
  • Возможность публикаций и поездок на конференции

 Доступно соискателям с инвалидностью 

Ключевые навыки

asicverilog

Вакансия опубликована 17 декабря 2018 в Санкт-Петербурге

Написать сопроводительное письмоПисьмо отправлено

Сопроводительное письмо к отклику

Похожие вакансии